西门子与台积电扩大用于芯片设计的AI工具

西门子与台湾积体电路制造公司（TSMC）正在扩大双方在软件和流程方面的合作，旨在让半导体开发更快速、更自动化。在news.siemens.com发布的一份公告中，西门子表示，两家公司将把设计支持活动扩展至数字、定制和先进3D集成电路工作流程。

其中一项核心内容是一个能够识别并帮助修复设计规则检查（DRC）违规的人工智能智能体。该系统结合了西门子的Calibre软件以及Aprisa和Solido技术，将自动分析和修复功能引入数字和定制芯片设计流程。其目标是减少重复性工程工作、提高工作流程效率，并帮助企业更快完成流片。

AI进入芯片验证领域

DRC是半导体开发中的关键环节，用于测试设计是否符合特定工艺所对应的制造规则。随着芯片设计日益复杂，工程师需要处理更多违规问题以及设计工具之间更多的交互，使人工调查变得耗时。

新的工作流程建立在Calibre Check Assist之上，该工具可在DRC调试期间提供上下文信息和设计规则指导。Aprisa AI和Solido Fuse则增加了旨在识别、解读并处理不同设计环境中违规问题的功能。西门子还介绍了用于定制IC开发的智能体式功能；在这一模式下，软件可以执行相互关联的任务，而不只是响应单条指令。

更广泛的合作包括Fuse EDA AI System和Fuse EDA AI Agent。西门子表示，这些工具旨在支持自主、长流程且能够自我检查的电子设计自动化工作流程。它们可以推理多阶段任务，协调多个EDA产品之间的活动，并反复评估结果。Fuse EDA AI Agent正与NVIDIA AI技术结合使用，以提高长时间运行工程任务中的令牌效率和性能。

Aprisa也正用于AI辅助布局布线和数字实现。这些功能旨在自动化劳动密集型步骤，应用针对具体设计的指导，并帮助团队实现设计收敛。两家公司表示，这项工作覆盖从初始设计到流片的各项活动。

扩展3D芯片和封装设计

双方的合作范围还从传统芯片设计扩展至台积电的3DFabric技术。该技术支持先进的三维集成和封装。西门子已在Calibre 3DStack Advanced中实现多机器运行，用于芯粒间天线验证，并支持台积电的TSMC-SoIC晶圆级芯片堆叠平台。

针对采用本地硅互连的晶圆上芯片上封装（CoWoS-L）设计，认证工作也正在进行。西门子表示，这些进展为日益复杂的3D设计提供了所需的可扩展性和运行时性能。两家公司还报告称，TSMC-SoW的Interface Check Flow性能有所提升。

其他联合活动涉及芯片—封装协同设计以及更广泛的3Dblox支持。西门子和台积电正与主要共同客户合作推进这些流程，同时还在开发用于仿真前驱动芯粒间自动布线的Aprisa。该功能旨在生成满足信号完整性要求的布线配置。

西门子的产品组合也正应用于热、电和光学相关工作。Solido Simulation Suite、Calibre xACT和Calibre 3DThermal支持涉及3D IC、多物理场设计和硅光子的项目。Calibre 3DThermal已获得针对台积电3DFabric技术和TSMC A16工艺进行稳态及瞬态热分析的认证。该工具也已支持晶圆级系统热分析参考流程，而针对TSMC-COUPE（即Compact Universal Photonic Engine，紧凑型通用光子引擎）的热分析参考流程的工作仍在继续。

工艺认证与培训

两家公司正在继续为台积电更新的工艺技术认证西门子工具。Calibre nmDRC、Calibre nmLVS、Calibre xACT和Calibre PERC已获得TSMC A14工艺认证。

Solido Simulation Suite已针对TSMC N3C、A16和A14技术获得SPICE精度认证。西门子表示，这支持模拟、射频和存储器设计的验证工作。其工具还参与定制设计参考流程，覆盖芯片老化、自热和安全工作区等可靠性问题，同时支持考虑工艺变化的验证和自动单元优化。

mPower工具已获得认证，可对TSMC N2P数字和模拟设计以及N3C模拟设计进行晶体管级IR压降和电迁移分析。针对N2和N3定制设计参考流程的进一步工作仍在继续，而Aprisa和mPower模拟软件在A14上的认证也尚未完成。

双方的合作还包括教育培训。西门子Xcelerator Academy为其EDA产品提供自主进度在线学习材料，目前已向TSMC Design Center Alliance合作伙伴以及共同客户开放。最近发布的一份教程涵盖了基于TSMC 5nm工艺技术的端到端数字实现流程，进一步扩大了相关合作所支持设计方法的获取范围。